Logická syntéza - prezentace
«»
Popis:
• Syntéza: Automatická transformace mezi různými úrovněmi popisu
- Transformace na jemnější popis s cílem vylepšit parametry zadané uživatelem: rychlost, spotřeba, rozměry, atd.
- Splnění požadavků (constraints) specifikovaných uživatelem (perioda hodin, zpoždění propojovacích vodičů, atd.)
• Rozpoznání prvků cílové technologie a jejich mapování do FPGA
• Výsledkem procesu je konfigurační soubor pro FPGA
• Vstup syntézy
- Popis obvodu v některém z HDL jazyků
- Knihovna prvků cílové technologie
- Uživatelem definovaná omezení
Klíčová slova:
syntéza
flow
constraints
VHDL
knihovna
multiplex
implementace
Obsah:
- Úrovně abstrakce popisu
Syntéza
Syntéza obvodu do prvků cílové technologie
Design Flow pro technologii FPGA
Automatická syntéza
Constraints
Knihovní prvky
VHDL konstrukce při syntéze
Nežádoucí registr Latch
Neúplný sensitivity list
Cykly a příkaz generate
Šablony pro syntézu komponent
Klopný obvod typu D
Čítač
Multiplexor
Konečný automat
Implementace automatu
O souborech cookie na této stránce
Soubory cookie používáme pro funkční účely, pro shromažďování a analýzu informací o výkonu a používání stránky.