Logická syntéza - prezentace

«»

Přípona .pdf	Typ prezentace	Stažené 0 x
Velikost 0,3 MB	Jazyk český	ID projektu 4036
Poslední úprava 22.08.2014	Zobrazeno 1 468 x	Autor: modrehory
Sdílej na Facebooku
Detaily projektu

Cena:
4 Kreditů
kvalita:
87,0%
87,0%
Stáhni
Přidej na srovnání

Univerzita:Vysoké učení technické v Brně
Fakulta:Fakulta informačních technologií
Kategorie:Technika » Počítačové inženýrství
Předmět:Návrh číslicových systémů
Studijní obor:-
Ročník:1. ročník
Formát:PDF dokument (.pdf)
Rozsah A4:18 stran

Popis:

• Syntéza: Automatická transformace mezi různými úrovněmi popisu
- Transformace na jemnější popis s cílem vylepšit parametry zadané uživatelem: rychlost, spotřeba, rozměry, atd.
- Splnění požadavků (constraints) specifikovaných uživatelem (perioda hodin, zpoždění propojovacích vodičů, atd.)

• Rozpoznání prvků cílové technologie a jejich mapování do FPGA
• Výsledkem procesu je konfigurační soubor pro FPGA

• Vstup syntézy
- Popis obvodu v některém z HDL jazyků
- Knihovna prvků cílové technologie
- Uživatelem definovaná omezení

Klíčová slova:

syntéza

flow

constraints

VHDL

knihovna

multiplex

implementace

Obsah:

Úrovně abstrakce popisu
Syntéza
Syntéza obvodu do prvků cílové technologie
Design Flow pro technologii FPGA
Automatická syntéza
Constraints
Knihovní prvky
VHDL konstrukce při syntéze
Nežádoucí registr Latch
Neúplný sensitivity list
Cykly a příkaz generate
Šablony pro syntézu komponent
Klopný obvod typu D
Čítač
Multiplexor
Konečný automat
Implementace automatu

Sdílej na Facebooku

Stáhni

Přidej projekt

Přidej projekt a získej kredity za stažení. S kredity můžeš stahovat jiné projekty. Je to jednoduché :)

Nejčastější

Zobraz

Přihlášení/login

Vysoké učení technické v Brně - VUT